دوستان من جایی اشتباه کردم؟ متوجه نشدم.

[tex]t_{f\: }\: =\: R_nC_g\: \: ,\: \: \: t_r\: =\: R_pC_g\: =\: 2.5R_nC_g[/tex]

(۲۴ بهمن ۱۳۹۲ ۰۸:۱۳ ق.ظ)unicornux نوشته شده توسط:  دوستان من جایی اشتباه کردم؟ متوجه نشدم.

[tex]t_{f\: }\: =\: R_nC_g\: \: ,\: \: \: t_r\: =\: R_pC_g\: =\: 2.5R_nC_g[/tex]

از این دقیق تر و درست تر آخه؟

(۲۴ بهمن ۱۳۹۲ ۱۰:۲۵ ق.ظ)Falcon نوشته شده توسط:  

(24 بهمن ۱۳۹۲ ۰۸:۱۳ ق.ظ)unicornux نوشته شده توسط:  دوستان من جایی اشتباه کردم؟ متوجه نشدم.

[tex]t_{f\: }\: =\: R_nC_g\: \: ,\: \: \: t_r\: =\: R_pC_g\: =\: 2.5R_nC_g[/tex]

از این دقیق تر و درست تر آخه؟

خدا رو شکر. صبح با چشه خوابالود مانشت و باز کردم میگم خدایا چی شده.
حله.
مرسی.

منم خودم این رو کامل مطمئن نیستم و توی کتاب پوران هم توضیحی برای جوابش نداده بود. فقط تحلیلی که خودم میتونم داشته باشم اینه که هر سطر رو معادل یک زنجیره در نظر بگیریم ۸۱ بیت شاید توان عملیاتیش به حساب بیاد. مثل همون CL/Cin . به ازای هر وارونگر e=3 برابر میشه. پس باید چهار وارونگر سر راهش باشه تا به ۸۱ برسه. (الگاریتم ۸۱ در مبنای ۳)
برای تاخیر هم قکر میکنم خطوط حافظه به شکل موازی رو تغذیه میکنه. پس ۱۰۲۴/۸۱ = ۱۲ میشه
اینا تحلیل های شخصی خودمه ها. وگرنه سر کنکور اگه این تست رو میدیدم جرئت نمیکردم ج بدم.
زیادم به نظر مهم نمیاد

تحلیل کنکوری : برای بدست آوردن تعداد طبقات فقط کافیه ۸۱ رو خازن خروجی بگیریم و به ازای هر طبقه تقسیم بر ۳ کنیم تا به ۱ برسیم.
یعنی ۸۱==>27==>9==>3==>1
همونطور که میبینید ۴ طبقه شد. (۸۱ که CL هست و در نظر نگیرید)

تحلیل علمی : فرض کنید ترانزیستور دارای ابعاد ۱:۱ هستش. بنابراین خازن ورودی میشه ۲Cg.
حالا میدونیم CL = kCin پس و ما ۸۱ بیت داریم پس کلش میشه CL=2*81*Cg .
یعنی CL = 162Cg

حالا حتما فرمول روبرو رو یادتونه : [tex]N\: =\: \log_e(\frac{C_{out}}{C_{in}})[/tex]

فقط کافیه Cout = 162Cg و Cin=2Cg قرار بدیم تا N رو ۴ بدست بیاریم

امــــــــــــــــــــــــــــــــــا ،،،، برای تاخیر کتابهایی رو دیدم که راه حل های بسیار عجیبی رفتن موجب تعجب اینجانب گردید.
برای تاخیر باید بدونید :
[tex]t_f\: =\: 2.5R_nC_g\: \: \: \: \: ,\: \: \: \: \: t_r\: =\: R_nC_g[/tex]

پس تاخیر هر Not میشه ۳/۵RnCg پس تاخیر ۴ طبقه میشه ۱۴

اما دلیلی که باعث شد اکثر کتابها غلط حل کنند این بود که طراحان کنکور فرمول رو به شکل زیر تغییر دادن.

[tex]t_f\: =\: 2R_nC_g\: \: \: \: \: ,\: \: \: \: \: t_r\: =\: R_nC_g[/tex]

دلیلشم احتمالا این بود که گفتن Wp = 2Wn
که اگه با این فرض حل کنید تاخیر میشه ۱۲/

(۲۳ بهمن ۱۳۹۲ ۰۹:۰۲ ب.ظ)unicornux نوشته شده توسط:  تحلیل کنکوری : برای بدست آوردن تعداد طبقات فقط کافیه ۸۱ رو خازن خروجی بگیریم و به ازای هر طبقه تقسیم بر ۳ کنیم تا به ۱ برسیم.
یعنی ۸۱==>27==>9==>3==>1
همونطور که میبینید ۴ طبقه شد. (۸۱ که CL هست و در نظر نگیرید)

تحلیل علمی : فرض کنید ترانزیستور دارای ابعاد ۱:۱ هستش. بنابراین خازن ورودی میشه ۲Cg.
حالا میدونیم CL = kCin پس و ما ۸۱ بیت داریم پس کلش میشه CL=2*81*Cg .
یعنی CL = 162Cg

حالا حتما فرمول روبرو رو یادتونه : [tex]N\: =\: \log_e(\frac{C_{out}}{C_{in}})[/tex]

فقط کافیه Cout = 162Cg و Cin=2Cg قرار بدیم تا N رو ۴ بدست بیاریم

امــــــــــــــــــــــــــــــــــا ،،،، برای تاخیر کتابهایی رو دیدم که راه حل های بسیار عجیبی رفتن موجب تعجب اینجانب گردید.
برای تاخیر باید بدونید :
[tex]t_f\: =\: 2.5R_nC_g\: \: \: \: \: ,\: \: \: \: \: t_r\: =\: R_nC_g[/tex]

پس تاخیر هر Not میشه ۳/۵RnCg پس تاخیر ۴ طبقه میشه ۱۴

اما دلیلی که باعث شد اکثر کتابها غلط حل کنند این بود که طراحان کنکور فرمول رو به شکل زیر تغییر دادن.

[tex]t_f\: =\: 2R_nC_g\: \: \: \: \: ,\: \: \: \: \: t_r\: =\: R_nC_g[/tex]

دلیلشم احتمالا این بود که گفتن Wp = 2Wn
که اگه با این فرض حل کنید تاخیر میشه ۱۲/

ایول... اصلا برای زمان تاخیر حواسم به جمع کردن تاخیر رایز و فال نبود. فقط من الان هنگم یه خرده. فرمول رایز و فال رو برعکس ننوشتید؟
با اندازه برابر زمان بالا رفتن باید بیشتر باشه دیگه. یعنی ۲/۵ برابر زمان پایین آمدن

(۲۳ بهمن ۱۳۹۲ ۰۹:۲۷ ب.ظ)mj.net نوشته شده توسط:  ایول... اصلا برای زمان تاخیر حواسم به جمع کردن تاخیر رایز و فال نبود. فقط من الان هنگم یه خرده. فرمول رایز و فال رو برعکس ننوشتید؟
با اندازه برابر زمان بالا رفتن باید بیشتر باشه دیگه. یعنی ۲/۵ برابر زمان پایین آمدن

منم نوشتم t رایز ۲/۵ برابر t فال هستش دیگه!
منظورتونو متوجه نشدم.

(۲۳ بهمن ۱۳۹۲ ۰۹:۵۹ ب.ظ)unicornux نوشته شده توسط:  

(23 بهمن ۱۳۹۲ ۰۹:۲۷ ب.ظ)mj.net نوشته شده توسط:  ایول... اصلا برای زمان تاخیر حواسم به جمع کردن تاخیر رایز و فال نبود. فقط من الان هنگم یه خرده. فرمول رایز و فال رو برعکس ننوشتید؟
با اندازه برابر زمان بالا رفتن باید بیشتر باشه دیگه. یعنی ۲/۵ برابر زمان پایین آمدن

منم نوشتم t رایز ۲/۵ برابر t فال هستش دیگه!
منظورتونو متوجه نشدم.

والا چیزی که من میبینم اینجا نوشته شده t رایز برابر RC و t فال برابر ۲/۵RC

(۲۴ بهمن ۱۳۹۲ ۱۲:۱۸ ق.ظ)mj.net نوشته شده توسط:  

(23 بهمن ۱۳۹۲ ۰۹:۵۹ ب.ظ)unicornux نوشته شده توسط:  

(23 بهمن ۱۳۹۲ ۰۹:۲۷ ب.ظ)mj.net نوشته شده توسط:  ایول... اصلا برای زمان تاخیر حواسم به جمع کردن تاخیر رایز و فال نبود. فقط من الان هنگم یه خرده. فرمول رایز و فال رو برعکس ننوشتید؟
با اندازه برابر زمان بالا رفتن باید بیشتر باشه دیگه. یعنی ۲/۵ برابر زمان پایین آمدن

منم نوشتم t رایز ۲/۵ برابر t فال هستش دیگه!
منظورتونو متوجه نشدم.

والا چیزی که من میبینم اینجا نوشته شده t رایز برابر RC و t فال برابر ۲/۵RC

t_fall که باید کمتر باشه چون موبیلیتی ترانزیستور های NMOS بیشتره.

تو معکوس کننده با اندازه NMOS=PMOS ،

T_rise = 2.5*T_fall

(۲۴ بهمن ۱۳۹۲ ۱۲:۲۱ ق.ظ)Falcon نوشته شده توسط:  

(24 بهمن ۱۳۹۲ ۱۲:۱۸ ق.ظ)mj.net نوشته شده توسط:  

(23 بهمن ۱۳۹۲ ۰۹:۵۹ ب.ظ)unicornux نوشته شده توسط:  

(23 بهمن ۱۳۹۲ ۰۹:۲۷ ب.ظ)mj.net نوشته شده توسط:  ایول... اصلا برای زمان تاخیر حواسم به جمع کردن تاخیر رایز و فال نبود. فقط من الان هنگم یه خرده. فرمول رایز و فال رو برعکس ننوشتید؟
با اندازه برابر زمان بالا رفتن باید بیشتر باشه دیگه. یعنی ۲/۵ برابر زمان پایین آمدن

منم نوشتم t رایز ۲/۵ برابر t فال هستش دیگه!
منظورتونو متوجه نشدم.

والا چیزی که من میبینم اینجا نوشته شده t رایز برابر RC و t فال برابر ۲/۵RC

t_fall که باید کمتر باشه چون موبیلیتی ترانزیستور های NMOS بیشتره.

تو معکوس کننده با اندازه NMOS=PMOS ،

T_rise = 2.5*T_fall

بله الان درست شد. منم همین و مبگفتم. توی فرمول بالا اشتباه لپی شده بود. برعکس نوشته بودید
به هرحال ممنون
به نظر میاد خیلی وی ال اس آی بلدی و مسلطی شما. آزمون آزمایشی تخصصی چند میزدی؟
من که هرقدر تو تحلیل آزمون ها میرفتم یه معماری نمیدیدم